FPGAのクロック。

artyを色々弄ってますが、仕事と色々忙しく、多分オプミまでに間に合わないかも(^^;)

そんな、こんなで色々調べて居るのですが、クロック関係て気になる物が。

オーディオにはクロックが付き物で、このタイミング精度が音質に影響します。

自分はDSD512のクロック、22.5792MHzが必要になって来ます。

AK4317P2D基板から出力されたDSD信号を、FPGAでTA処理した後に、22.5792MHzの周期でDSDL信号とDSDR信号を出力します。

なのですが、FPGA arty評価基板には100MHzのクロックが乗っています。

この100MHzの信号を、PLLと言う逓倍（倍にする回路）/分周（割る回路）を通しても、きっちり周波数を出せません。

こうなると、AK4317基板から出るDSDCKと同期させて出力が良いと今まで思ってました。自分は「FPGAプログラム大全」

を持っていて、VGA信号を出してパソコンモニターに表示させる例題があります。

artyだと、シールド作らなければ試せないので、読み飛ばしてたのですが、そもそも、表示データ送信用のクロックどうしてるんだろ？


と、見直したら7シリーズのFPGAには、MMCMという機能があるらしい。

fVCO=fCLKIN×M／D
fCLKOUT=fCLKIN×M／（D×Q)
この計算で任意の周波数をだせるけど制約もあります。


600MHz<=fVCO<=1200MHz
D=1～106
M=2.000～64.000(0.125ピッチ）
Q=2.000～128.000(0.125ピッチ）

計算しにくい(笑)
さらに調べると、PLLとMMCMのクロック制御するのにClocking Wizardと言うのがアルみたい。

https://japan.xilinx.com/products/intellectual-property/clocking_wizard.html

使いこなせるかな？