試作事業部2015年・・・簡単に遅延を解説

今回は技術的？なお話し。

まずは今回使ってるICは・・・

こんなやつ。
おや？っと思った方もいるかと思いますが、
このＩＣ自体はPCM信号を遅延させるICです。
DSDデーターなんて扱えません。

じゃあ、どうやってDSDをPCMに変換することなく遅延が出来るのか？
それを説明するには、そもそも、DAC ICのデジタル信号入力に
どんな信号が入るのかを知る必要があります。

そこで、PCMとDSDの違いを1からいや3辺りからかな書き始めたのですが
途中まで書いて、

「これは話が長すぎる＆書き終えるのに時間がかかり大変」

なのが分かり続きは要望がもし有れば書くとして、
ここでは、1からの説明はサクッとすっ飛ばして簡略化して書きます。


DSD2.8M（DSD64)再生時にDAC ICに入るDSD信号のDSDL、DSDR、DSDBCKの信号は、
2.8224MHzの連続したパルスの信号です。
この信号って、PCMの**bit/***kHzのBCKの周波数と一緒ですよね？

そう。
16bit/88.2kとか32bit/44.1kとかのBCKと一緒。
今回使ったICの仕様で、32bitは（多分）扱えないのでダメ。
もう一つ重要なのが、データーが連続していること。
DSDL（R)は常に連続したパルスである必要があるので
使えるフォーマットはデーターがLRCK内にぎっちり詰まって途切れない32fsで16bit。
これなら、BCKが一緒で、データーが連続している条件がそろうので、
DSDL（R)をそのまま突っ込んで遅延できる。と思ったわけです。
（ちなみに、データーを無加工で遅延ってのもポイント）

まだ問題が有ります。
88.2kでは遅延間隔が大きすぎるんです。

88.2kでは最小0.7ms・・・このICハードウエアで動かせるのは良いのですが
遅延間隔が大きすぎのが問題。まあそこは置いておいて、
DSDをリアルタイムに5.6Mに変換して16bit/176.4kにすれば半分の約0.35ms。
ま、まあ、実用的になるかな・・・

なぜ88.2kで0.7msか？・・・
このICはLRCKをカウントしてLRCKが設定されたカウント数に達したら
メモリーに貯めてたデーターを順次はき出す仕様のようです。
設定の最小がスイッチ全部OFFで、65カウント（何故か最小だけ65カウント）。
あとは設定1ステップで64カウントずつ遅延。
よって最小の計算式は

LRCK×65カウント＝0.7ms

LRCKが、88.2kHzなら1/88200で、約0.01134ms

0.01134×65＝0.7371msが最小の遅延時間。
後は64サンプルずつ増える計算。

176.4kHzなら、最小約0.36855msで、
あとは設定1ステップで、0.36288msずつ足していく・・・
で合ってるよね？w


まだもう1つ問題があります。
このIC、PCM信号の遅延用ですのでLRCKが必要・・・DSDなのでLRCKはありません。
そこで、手持ちでBCKやMCKに同期したLRCKを作れるIC無いかな？
と、探したらありました。SRC4192・・・サンプリングレートコンバーターｗ
コレの2番ピン（RCKI)にUSBDDCから常に出るMCK 22.5794MHzを入れて
ポート設定で/128fsにすれば他の信号が無くても、
MCKに同期したLRCK（176.4k)が24番ピン（LRCKO）から出る。
MCKに同期＝BCKとも同期って事で。
超変則的な使い方ですが・・・LRCKを確保w

PCM信号みたいに、LRCK1クロック内に左右のbitデーターを詰め込む訳では無いので
適当な場所から全部の同期が取れれば音は鳴るはずなので、
後は、全部繋いでDSD5.6Mの1kHzを流して実験した結果が前回の波形となります。


まあ、ハードウエア制御のみで実現しようとしているので
こんな感じになりましたが、
ソフトウエアで他のICや、DSP、FPGA動かせるなら、
もっと簡単に細かく色々出来るのは分かってますが・・・ソフトは全く分からない（汗

オーディオの自作もソフトが出来ないと、思いついても出来ない事ばかりで
そろそろお勉強していこうかと思ってますが、何処から勉強して良いのやら・・・www
誰か教えてw

あ、ちなみにもっと細かく遅延できる26904ってICもあります。
あっちはI2C制御で最小約0.02msecかららしいで実用的かも。
誰かソフト作ってww