I2Sのデジタル信号を直接-3dBしてみた

デジタルオーディオ信号(I2S)の音量変更をしたいのですが、専用ICが見つかりません。
きっと、CPLDやFPGAなら、なんとかなるはず！
と、自作してみました♪

因みに、今回の目的は、ASRCのクリップ(インターサンプルピーク)対策です。

ハード仕様はこんな感じです。
・I2S 32bit の時、音量を-3dB(3/4倍)する。
・65bit 遅延出力
・BCKで、DATA,LRCKをリクロック
・CPLD MAX2 (Amazonで1枚1,299円)


未実装
・DoP認識　FA05マーカーの識別
・LSB未満の丸め処理

苦労したのは、Verilog HDLのプログラムは、中身がデジタル回路なため、仕様の癖が独特なこと。
…動かないよなぁ。と、言語仕様を確認してみると、思い違いが沢山ありました。

あと、遅延が少なかったのでCPLDに変更したら、容量オーバーしたので、32bit演算部をビット 演算のテクニックでプログラムを節約し、何とか240のロジックに収めました(^^;


ともあれ無事に
I2S 64fs 192kHzまでは動作確認済み。
画像は3線式のI2S信号で、上段が入力、下段が出力。
出力は入力から、65bit遅延し、データが3/4倍になっています。


試聴結果は、音質が何故かカッチリ系に！？
多分、プラシーボ効果でしょう(^^)

次はFPGA使って何作ろうかな(^^)
その前にケースにCPLD固定しなきゃ。

最後に
ロジック数の大きな回路を手軽に作成出来たので、出来ることの幅が広がりました♪
試してみて良かったです。


CPLD 又は FPGA お薦めですよ！？(笑)