クロックに手を出す

またしばらく意味不明なブログとなります。m(_ _)m

今までの作業は以下の青線部分であるデータとLRCK(ワードクロック)に焦点を当てており、タイムアライメント付きのメモリバッファを経由する事で信号を作り直す回路を作成しました。
しかしながら赤線の基準となるクロックについては入力されたものをそのまま利用している状態です。






という事で赤線のクロック部分に手を入れることにしました。

一概にクロックと言ってもI2S信号では3種類ありMCLK(マスタークロック)、BCLK(ビットクロック)、LRCK(ワードクロック)と言われるものがあり、今回はMCLK、BCLKに焦点を当てます。

MCLKは一番大元のクロックにになり、精度を上げるとなると、PLLという回路でジッタを取り除くか、もっと高精度なクロックを外部から入力する方法しか無さそうです。BCLKはMCLKを分周すれば作る事ができるようです。イメージとしてはこんな感じ.↓







この手法が良いものか、そして効果的かもわかりませんが、今回はMCLKをPLLでジッタクリーニング、BCLKはクリーニングされたMCLKから作り直しという事をやってみたいと思いました。


MCLKはcombo384の場合22.5792MHz、24.576MHz、WM8805はLRCKの256倍になります。

入力されるMCLKだけでも4パターンあります。


MCLKをどのぐらい分周すればよいか軽く計算すると

COMBO384の場合
44.1KHz&DSD64のBCLK
44.1KHz × 64 ÷ 22.5792MHz = 1/ 8

48KHzのBCLK
48KHz × 64 ÷ 24.576MHz = 1/ 8

96KHzのBCLK
96KHz × 64 ÷ 24.576MHz = 1/4

192KHzのBCLK
192KHz × 64 ÷ 24.576MHz = 1/2

WM8805の場合
64 ÷ 256 = 1/4
※全レート同じ

こちらはMCLKの1/2と1/4と1/8の3パターンが用意できればよさそうです。

さて、PLLの説明を見ると以下の記載があります。


「入力クロックの周波数がわかっていること」とも読めます。

固定っぽい？？

試しに弄ってみるも任意に変更できる気配なし、ちなみにこのFPGAにはPLLが2個しかありません。
このままコアモジュールを作るとなると少なくとも4つPLLが必要なのですが....(^_^;)

遥か昔、学生の頃の記憶を掘り起こすと、そもそもPLLって簡単に任意の周波数のクロックを作れるのがメリットと習った気がするんですが....

動的にパラメータを変更する事をダイナミックリコンフィグレーションというらしいのでGoogleで探したところ.....出てきました!( ´ ▽ ` )ﾉ




FPGAはメーカーからの資料がしっかりあるので助かります。
但し、情報量が多くて素人の私には手に負えませんが.....

読んでゆくと....



ここからダウンロードせよとのこと！

リンク先に行くと



なんかIDとパスワードを要求されます(^_^;)
その後は、同意を求められます。


なんだか厳重な体制をクリアしてやっとダイナミックリコンフィグレーション用のコードをダウンロードできました。

なんだか敷居が高そうです(^_^;)


続く.....かな？(汗