FPGAでオーディオクロックを作る

シエンタのシステムではMCLKとBCLKは入力のままで、LRCKだけリクロックしてました。
今回の基盤はここに外部クロックを入れています。


高精度な外部クロックでMCLK、BCLK、LRCKを作り出すのが目的です。

前回サンプリングレート判定回路と共にブロックデザインに入れていたクロック生成回路でMCLKとBCLKの出力を出せるようにします。




そもそもなぜサンプリングレート判定が必要かといいますと、MCLKとBCLKの周波数がサンプリングレートによって違うからです。
BCLKはMCLKを分周した値なので、回路記述をする前に、どのサンプリングレートの時にどれだけ分周するかを整理してみます。




PCM384KHzになるとBCLKはMCLKと同じですね(^^

サンプリングレート値は表のsrateで、5ビットの信号を使って定義して各ブロックに連携します。
ちなみに0ビット目は22.57MHzと24.57MHzの判定で、LUTに連結することで回路を節約できるようにしました。

簡単ですがコードを書きます。



case文でどれだけ分周するかを決めます。
分周しない場合はMCLKを出力です。


インプリメントしてオシロで確認します。
combo384をPCに繋いでこちらのソフトを起動します。




プルダウンからサンプリングレートを選択するとすぐ信号が変わるので試験に便利です。


まず44.1KHzから、赤いのがBCLKで黄色いのがMCLKです。
左下に周波数をでる様にしました。


48KHz


96KHz


176KHz




192KHz



352KHz





384KHz


DSD2.8MHz


DSD5.6MHz


DSD11.2MHz



合ってるかな？ぱっと見同じ画像だからわかりにくい....
PCM768MHzは対応して無いので試せず。

シエンタの回路はロジアナも無かったしオシロも古かったので大変でしたが今は楽ですね。
周波数自動計測とかしてくれるし手放せません。