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先日作成したオーディオクロック回路を使ってとりあえず音を出してみたいと思います。

シエンタで使っていた回路記述をベースに組んでみました。



ディレイは入れませんが構造上バッファメモリは必要なのでBRAMを入れます。
IPインテグレーターの仕様上BRAMの記述を内包できないのでBRAMのIPを外出しにしてます。
見にくいので後でメモリブロックのRTLとグルーピングしても良いかもしれません。


繋げるDACは2種類あります。
左のPCM5102Aと右のES9028Q2M基盤


PCM5102A基盤はDSDに対応していませんがES9028Q2M基盤にMCLKの入力が無いので両方用意してます。

高いからやめたけどAK4497買えばよかったと少し後悔(^^;;


今回はMCLKの確認をしたいのでPCM5102Aを繋いでみました。
前回のクロック回路と信号回路をインプリメントしてMCLKを繋ぐと上手く音が出ません。。。。

原因を探るべくオシロを見た結果
こっちがFPGA出力、上の黄色い線がMCLK、下の赤いのがBCLK


こちらがcombo384の出力



BCLKの立ち上がりタイミングが違います。


FPGAはMCLKからBCLKを作るので回路の遅延によりBCLKは右の方にズレてしまうのです。


音が出ないのはこれが原因であろうと推測しました。

ではどうやって直すのか？？
答えはここの黄色い部分↓





MMCMという機能を使ってMCLKを位相を90度シフトする様にしました。
こちらが修正後の波形↓



全部確認できたわけではないですが、ズレもいい感じになり音もちゃんと出ました。
MCLKの僅かなズレでも音が出なかったりするんだなと思いました。

combo384の出力をよく見てみるとサンプリングレートで動きが違ったりするみたいで奥が深そうです。