FPGAでサンプリングレートを判定する

以前の開発でも同じ事を書いたのですが、今回はcmod A7-35Tを使って実装していきたいと思います。

とりあえずブレットボードに22.57MHzと24.57MHzの2系統のクロックとcombo384の出力でSDATA、LRCK、BCLK、DSDONを繋ぎます。



サンプリングレートを判定する理由は以下
・MCLK、BCLK、LRCKを高精度な外部クロックから生成
・サンプリングレートでTAのディレイが変わらない様にする

ザクッとブロックデザインを作ります。


サンプリングレートはLRCKで判定するんですが、DSD信号はLRCKにデータが載るのでDSDONのピンでBCLKを見に行く仕様にします。

判定回路とは別にBCLKのクロックジェネレーターと、動作検証用にCPUのMicroBrazeを入れてます。

レートの判定はLRCK(DSDはBCLK)の一周期で何回システムクロックをカウントしたかで判定しますがcmod A7-35Tは12MHzのクロックしか積んでいないので最大で11MHzの信号をカウントするには足りません。
なので一旦MMCMを使い100MHzまで逓倍します。
100MHzを元にバッファを考慮して判定基準を考えて見ます。


RTLで書くとこんな感じです。



カウントする信号の周波数が高くなるほど余裕が無くなりズレやすくなりますので実際に動かしながら修正した方がいいですね。

設計した回路をバイナリにして、先日紹介したXilinx Vitis 2020.2でMicroBrazeのソフトウェアを作ります。
MicroBrazeには信号をカウントするレジスタを繋げてあるので、USB経由でPC上のコンソールにリアルタイムに表示するプログラムを書きました。





実行するとこんな感じで出てきます。



やや安定度が良くないのでVivadoに付いているロジアナで調べてみます。

いろいろロジックを修正して直していきます。若干ケアレスミス発見。
いろいろ直しましたが、再生音源を変えて見ていくとDSDの5.6MHzがDSD11.2MHzで判定されるタイミングがある様です。

これは判定周波数が高い事による揺らぎが原因なので、少し判定のレンジを修正して、安定度を上げる仕組みを入れてみます。


判定出力を追加して安定した事が確認できました。カウンターは想定よりも前後に2ぐらいずれる場合がありますね。

こんな感じで機能ごとに作って動作検証してながら実装していきます。
オシロではピン出力を図ることはできますが、内部レジスタの動きまでは確認出来ないのでロジアナ機能は大変便利ですね。


次はブロックデザインに入れていた外部クロックからBCLKを生成するロジックを作ります。