intelの10n・・

半分ゴミIGPだな。
元々ゴミな所にさらに帯域が必要なことやらそうとしてる辺り、intelだよな。

AMDがMCM化したのは全体製造コストのみならず、APU作る場合のことも
考慮してだろうしな。
zen/zen+とzen2はコアのモジュール構造も変え、IGPのコアも新しい物に
さらにローカルフレームバッファの搭載も考えてるんだろう。
何せ組み立て自由。

それはさておき・・・
ダイの半分IGP何ですがコレ・・・・
IGP無しであればもっと消費電力さがるんじゃねーの？
どのみち、マスクは有りの物そのままで作ってIGP不良品をIGPKILLしてだすんだろうし。
・・とイラン電力食う。
このIGP1.1GHz動作時に1TFLOPSだそうだが、AMDがHD5870で1TFLOPSを達成したとき
RAMにGDDR5 256bit幅で4.8GHzの転送レートが必要だった。
153.6GByte/secだぞ。
ま、こんなのintelのCPUでは内蔵無理だ罠。
HBM2でもつかわんと。
つかうと・・・・・まー消費電力その他諸々高くなって終わるのは必至。


これからすると8コアダイは別に作ると言うことか。
あとintelの10nは消費電力増大する可能性があるので（すでにintel自体前世代よりも
10nは2世代は低速化すると言っている）
製造にめどが立っての公表だろうが、ほんとに量産出来るかだわな。

部分的な事柄からしてintelのキャッシュはスピードは速いが専有面積が大きかった
AMDは面積は小さいがL3になると遅い物しか実装できなかった。
それがRyzenになってL3まで高速且つ今まで道理L1～L3まで大容量。
intelは第9世代までL1は命令32k DATA32k　命令DATA共用L2 256k L3 コア辺り2M　✕コア数
AMD zen/zen+ L1 命令32k DATA48k　命令DATA共用L2 512k コア間共用L3 4コア辺り8M
2CCXでは8+8の16M

で、
今のところではintel L3は増量しないようなので、
intel 第10世代　L1は命令32k DATA48k　命令DATA共用L2 512k L3 コア辺り2M　✕コア数
AMD　zen2 L1は命令32k DATA48k　命令DATA共用L2 512k コア間共用L3 8コア辺り32M
＊AMDのチップレットは不良コア切り離ししてるだけのため8コア16スレッドも
　6コア12スレッドも同じダイ、そのためどちらもL3は32M